黄杰试验十二—74ls00构成的根本rs触发器

　　触发器具有两个安稳状况，以逻辑状况“1”和“0”表明，在必定的外界信号效果下，

　　能够从一个安稳状况翻转到另一个安稳的状况，它是构成各种时序电路的最根本逻辑单元。

　　由两个与非门穿插构成的根本RS触发器如图二所示。它是一个无时钟操控低电平直接的

　　触发器，有两个互补的输出端Q和Ǭ，规则Q的状况为触发器的状况，Q=1时，触发器为1

　　态，Q=0时，触发器为0态。当输入端加上信号，触发器变离原状况时，叫做触发，所加的

　　信号叫做触发脉冲。两个输入端中，R端叫做0输入端或复位端，S端叫做置1端或置位

　　12、组合逻辑电路能有若个输入变量和若干个输出变量，其每个输出变量是其输

　　入的逻辑函数，其每个时间的输出变量的状况仅与其时的输入变量的状况有关，与

　　本输出的本来状况及输入的原状况无关，也便是输入状况的改变当即反映在输出状

　　态的改变。时序逻辑电路恣意时间的输出不只取决于该时间的输入，并且还和电路

　　本来的状况有关。也便是说，组合逻辑电路没有回忆功用，而时序电路具有回忆功